20.11.2018

Part 6: Metrologie für 3D Chip-Stacking

Serie Advanced Packaging - Multi-Sensor Metrology for Every Process Step

3D Chip-Stacking bezeichnet den Prozess der Stapelung mehrerer Dies übereinander, in einem einzigen Halbleiterbauelement. Das Chip-Stacking erhöht die Silicium-Chipfläche, die in einem Bauelement mit vorgegebener Grundfläche untergebracht werden kann. Ebenso spart es wertvolle Flächen auf der Leiterplatte und vereinfacht den Bestückungsprozess. Neben dem Platzersparnis führt das Chip-Stacking auch zu einer besseren elektrischen Leistung der Bauelemente, da die kürzere Wegstrecke der Verbindungen zwischen den Schaltungen zu einer schnelleren Signalübertragung und zur Reduzierung von Rauschen führt.

Die ersten Anwendungsfälle von gestapelten Dies waren das Stapeln von zwei Speicherchips übereinander, wie beispielsweise Flash- und SRAM-Bauelemente. Mittlerweile ist die Die-Stacking-Technologie über das reine Speicherchip-Stacking hinausgegangen und kann sechs oder mehr Chips mit unterschiedlichen Funktionen oder Technologien beinhalten. Das Stapeln von Dies ist ein Synonym für die Integration von Schaltungen in vertikaler Bauweise, anstelle des traditionellen planaren Ansatzes, geworden.

Die Verbindung der gestapelten Dies in einem Bauelement stellt eine besonders große Herausforderung, insbesondere beim Einsatz von Drahtbonden, dar. Bei der komplexen Auslegung von Hunderten von mikroskopischen Drähten spielen mechanische Feinheiten eine entscheidende Rolle. Die gestapelten Dies können durch Drahtbonden allein oder durch eine Kombination aus Drahtbonden und Flip-Chip-Bonden verbunden werden. Die Verwendung von Drahtbonden als einziges Verbindungsmittel ist eingeschränkt, da jedes Die einzeln mit dem Substrat verdrahtet werden muss. Dadurch ist die Anzahl der gestapelten Dies, die verbunden werden können, auf maximal drei begrenzt. Ein Die, dass mit dem Substrat verdrahtet wird, muss eine 0,5-1 mm große freiliegende Ablagefläche um seinen Außenbereich herum aufweisen, um die Bildung der notwendigen Maschen beim Verdrahten zu ermöglichen. Das Die-to-Die-Drahtbonden wird ebenfalls durchgeführt, aber dazu muss das untere Die ausreichend größer sein als das obere, um genügend Platz für die Drahtbond-Verbindungen zu schaffen. Das Drahtbonden von gestapelten Dies erfordert Schlaufenhöhen von weniger als 100 Mikrometern. Dies stellt eine viel größere Herausforderung dar, als die beim konventionellen Drahtbonden von nicht gestapelten Dies auftretenden Schlaufenhöhen von 150 bis 175 Mikrometern. In Zeiten, in denen digitale, analoge und HF-Schaltungen miteinander integriert werden müssen, ist der Einsatz von zwei Verbindungstechnologien (Drahtbonden und Flip-Chip-Bonden) unausweichlich, um die gewünschten Ergebnisse zu erzielen. Einer der wichtigsten Schritte ist die Entwicklung und Fertigung von Mikrobumps mit feinem Pitch und hoher Dichte. Lotmikrobumps für die Flip-Chip-Verbindung ermöglichen eine hohe Anschlussdichte im Si-Träger und ermöglichen leistungsfähige Signal- und Stromverbindungen.

 

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Part 1/8: Metrologie für die Halbleiter-Lithographie

Part 2/8: Metrologie für die TSV-Fertigung

Part 3/8: Metrologie für die Herstellung von RDL, UBM und Lotbumps

Part 4/8: Metrologie für Carrier Bonding, Backside Thinning und Nail Reveal

Part 5/8: Metrologie für Wafer-Dicing

Part 7/8: Metrologie für Molding von 3D-Chipstapeln

Part 8/8: Metrologie für alle Prozessschritte im Advanced Packaging

 

Das Stapeln von Dies ist mit vielen weiteren Anforderungen verbunden. Eine davon ist die Notwendigkeit, den Die-Stapel thermisch und mechanisch stabil auf dem Substrat zu fixieren. Gleichzeitig muss das resultierende Bauelement so dünn wie möglich sein, mit elektrisch einwandfreien und zuverlässigen Verbindungen. Natürlich hängt die endgültige Dicke des Bauelements von der Anzahl der Dies im Stapel ab.

Wafer-Thinning, Thin-Wafer-Handling und Thin-Die-Attach sind wesentliche Elemente für ein erfolgreiches Chip-Stacking. Das Wafer-Thinning beinhaltet das konventionelle Wafer-Rückschleifen, auf das ein Polierschritt folgt, der die Spannungen, die durch den Rückschleifprozess auf den Wafer übertragen werden, reduziert. Besonders dünne Wafer, sind sehr schwach und benötigen spezielle Handlings- und Transportsysteme, um jederzeit die erforderliche Stabilität zu gewährleisten. Insbesondere die Stapelung von sehr dünnen Dies kann somit eine große Herausforderung darstellen.

Eine weitere Anforderung beim Chip-Stacking ist die Möglichkeit, die guten Dies von einem Wafer zu entnehmen und die schlechten Dies zu identifizieren. Den der versehentliche Einsatz defekter Dies im Chipstapel führt zu Ertragsausfällen und höheren Kosten.

Die Substratdicke ist ebenfalls ein wichtiger Faktor beim Stapeln der Dies. Die Dicke des Substrats trägt zur Gesamtdicke des Bauelements bei. Das bedeutet, dass bei einer gegebenen Bauelementhöhe durch die Erhöhung der Substratdicke die Anzahl der Dies, die auf ihr gestapelt werden können, verringert wird. Die Kerndicke und die Anzahl der Laminatschichten definieren letztendlich die gesamte Substratdicke.

Das 3D Chip-Stacking wird somit mit steigender Anzahl und zunehmender Komplexität der zu stapelnden Dies immer schwieriger und teurer. 

Multi-Sensor Messgeräte von FRT kom­binieren verschiedene Messmethoden und Sensoren, mit denen sich unterschiedlichste Oberflächeneigenschaften wie Geometrie, 3D-Topographie und Ebenheit von Dies, sowie fertig montierten Halbleiterbauelementen mit hoher Präzision messen lassen.

Die Automatisierung umfasst zwei Aspekte: die Automatisierung des Messvorgangs an sich und die Integration in die automa­tisierten Produktionsprozesse. Ersteres versetzt möglichst viele Mitarbeiter in die Lage, die Produktgüte nach dem Stacking-Prozess zu kontrol­lieren. Dafür haben sich One-Button-Lösungen durchgesetzt: Automatische Messprogramme für unterschiedliche Verfah­ren, Parameter und Bereiche, die der Bedie­ner nach Auflegen der Probe auf Knopfdruck abfährt. Bei solchen Lösungen werden selbst komplexe Messungen an Dies beispielsweise auf verständliche „gut/schlecht-Auswertungen“ abstrahiert.

Der zweite Aspekt bei der Automatisierung des Messvorgangs ist die Platzierung der Probe. Im Bereich der Wafer­technologie lässt sich mit verschie­denen Handling- und Grabbersy­stemen die Zuführung vereinfachen und beschleunigen. Leistungsfähige Bilderfassungshardware, intelli­gente Mustererkennung, integrier­ter Kalibrierung und automatisierte Messvorgänge sorgen beim MicroProf® für kurze Durchlaufzeiten und reproduzierbare Ergebnisse. Entscheidend ist außerdem, die Er­gebnisse in die Produktionsabläufe einfließen zu lassen. Eine gute Software-Plattform der Messgeräte leitet die gewonnenen Informationen über eine SEMI-konforme SECS/GEM Schnittstelle anschließend nahtlos an den nächsten Schritt in der Ferti­gungslinie weiter.

Die Industrie ist immer stärker bestrebt, op­tische 3D-Messtechnik direkt in die Fertigungs­linie (den sog. Inline-Bereich) zu integrieren und damit eine 100%-Kontrolle unterschied­licher Parameter zu ermöglichen Dies erfolgt aus gutem Grund: Eine automatisierte optische Oberflächenmessung sorgt dafür, dass Mess­vorgänge zuverlässig, schnell, reproduzierbar und nachweisbar ablaufen. Dies bedeutet einen Entwicklungsschub für die Qualitätssicherung in der Produktion.

Um unsere Geräte immer auf die aktuellen Kundenwünsche anzupassen, haben wir unser Produktportfolio erweitert und bieten unsere Oberflächenmessgeräte optional mit einer Thermoeinheit an. Unsere Thermoeinheit mit voll integrierter Heiz- und Kühlstufe ermöglicht eine hochpräzise Temperierung von Die-Stapeln und fertig montierten Halbleiterbauelementen. Der Temperaturbereich erstreckt sich von 10°C oder -80°C (flüssige Stickstoffkühlung) bis zu 400°C mit einer schnellen Heiz- und Kühlrate und einer homogenen Temperaturverteilung auf der Probenoberfläche. Die Einstellung der Temperatur erfolgt über einen geschlossenen Regelkreis. Messungen sind damit sowohl bei einer konstanten Temperatur als auch während des Fahrens einer Temperaturrampe durchführbar.

Die Thermoeinheit gibt es in verschiedenen Größen und sie wird einfach auf den Probentisch des MicroProf® montiert. Die Thermoeinheit kann mit CDA oder Flüssigstickstoff gekühlt und sogar mit unterschiedlichen Umgebungsmedien betrieben werden.

Im Bereich der elektronischen Bauelemente können temperaturbedingte Verformungen einzelner Materialien einer Leiterplatte zu Bruchstellen führen. Durch ein vorheriges Bewerten des temperaturabhängigen Verhaltens der verbauten Werkstoffe können Einzelkomponenten besser aufeinander abgestimmt werden. Damit kann die thermische Strapazierbarkeit des resultierenden Bauteils erhöht werden. Die Topographie kann nun also auch temperaturabhängig gemessen werden. Verformungen einer Probe aufgrund von thermischen Einflüssen, sowie Formtreue unter definierten Umgebungstemperaturen sind von nun an mit Hilfe von FRT-Produkten bestimmbar.

Die Thermoeinheit ist als Erweiterung für alle FRT-Messgeräte erhältlich und wird als separates Modul wie ein normaler Probenhalter montiert.

Über die temperaturabhängigen Topographie Messungen hinaus kann der MicroProf® um den microDAC® TL erweitert werden, das einen 2D-Deformationssensor von CWM beinhaltet. Zusätzlich zu den Messungen außerhalb der Ebene (Verzug) ermöglicht das microDAC® TL die Untersuchung von Verformungen in der Ebene von einzelnen elektrischen Komponenten bis hin zu kompletten Baugruppen. Mit dem hochpräzisen Kamera-Setup können globale und lokale Deformationsfelder mit einer Genauigkeit von bis zu 50 nm gemessen werden. Einsatzgebiet ist die Erkennung von Schwachstellen elektronischer Baugruppen bei interner oder externer Belastung, wie z.B. temperaturbedingte Verformungen oder Verformungen durch Montage. Insbesondere in Verbindung mit der numerischen Simulation ist das System sehr vorteilhaft. Als Input für die Simulation können sowohl thermo-mechanische Materialdaten ermittelt als auch die Simulationsergebnisse anhand der Verformungen verifiziert werden.

In Kombination mit der FRT Software Acquire Automation XT kann die Thermoeinheit vollautomatische Temperaturprofile ausführen. Der Anwender kann Zieltemperaturen, Temperaturrampen und die Verweilzeiten einstellen, die während des Prozesses verwendet werden. Auch können Sollwerte definiert werden, bei denen Topographie- und Deformationsmessungen im Heiz-/Kühlprozess stattfinden. Es steht eine permanente Temperaturprotokollierung zur Verfügung, wahlweise kann eine zweite Temperatursonde hinzugefügt werden, um die Temperatur an speziellen Stellen auf der Probe zu überwachen.

Auf diese Weise kann mit dem MicroProf® die laterale und vertikale Verformung der Proben unter thermischer Belastung charakterisiert werden. So kann das Verhalten von Komponenten unter Arbeitsbedingung ermittelt, sowie verschiedene Prozessschritte simuliert werden.

Ob Labor, Entwicklung, Qualitätssicherung oder Produktion – FRT bietet die passende Messtechnik für Ihre Anwendung aus dem Advanced Packaging. Zögern Sie nicht uns bei Fragen zu kontaktieren. Unsere Experten helfen Ihnen gerne bei der Lösung Ihrer Messaufgaben, indem sie die bestmögliche Systemkonfiguration für Sie erstellen.

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Part 2/8: Metrologie für die TSV-Fertigung

Part 3/8: Metrologie für die Herstellung von RDL, UBM und Lotbumps

Part 4/8: Metrologie für Carrier Bonding, Backside Thinning und Nail Reveal

Part 5/8: Metrologie für Wafer-Dicing

Part 7/8: Metrologie für Molding von 3D-Chipstapeln

Part 8/8: Metrologie für alle Prozessschritte im Advanced Packaging